Те могат да бъдат следващата стъпка в увеличаване плътността на чипа
Иновативният процес изгражда два транзистора директно един върху друг. Това ще увеличи плътността на чипа. Устройствата NMOS и PMOS обикновено са разположени едно до друго. Intel е намерил начин да ги изгради едно върху друго, като компресира размерите на веригата.
Логическите схеми зад почти всяко цифрово устройство днес разчитат на сдвояване на два вида транзистори – NMOS и PMOS. Същият сигнал за напрежение, който включва един от тях, изключва другия. Сглобяването им означава, че електричеството трябва да тече само когато се измени, което значително намалява консумацията на енергия. Тези двойки са били позиционирани една до друга в продължение на десетилетия, но ако веригите продължават да се свиват, ще трябва да се приближат още.
Нов подход
International Electron Devices Meeting (IEDM) измисли различен подход. Той е подреждане на двойките, така че едната да е над другата. Схемата ефективно намалява наполовина отпечатъка на обикновена CMOS верига, което означава потенциално удвояване на плътността на транзистора върху бъдещи интегрални схеми.
Идеята започва с използването на общоприето транзисторно устройство от следващо поколение, наречено нанолист, нанолента, или многофункционално устройство в зависимост от това, какво се използва за направата му. Вместо основната част на транзистора, състояща се от вертикална перка от силиций, канала на нанолиста се състои от множество хоризонтални, тънки слоеве, подредени един върху друг.
Инженерите на Intel използваха тези устройства за изграждане на най-простата CMOS логическа схема, инвертор. Необходими са два транзистора, две връзки към захранването, една входна връзка и един изход. Дори когато транзисторите се разползагат един до друг, както е прието днес, подредбата е много компактна. Но чрез нареждане на транзисторите и регулиране на междусистемните връзки, площта на инвертора е намалена наполовина.
Рецептата на Intel за изграждане на подредени нанолистове се нарича процес на самонастройка, тъй като изгражда и двете устройства по същество в една и съща стъпка. Това е важно, защото добавянето на втора стъпка може да доведе до разминавания, които биха унищожили всякакви потенциални вериги.
Успешна модификация
В основата си процесът е модификация на нанолистовите транзистори. Започва с повтарящи се слоеве силиций и силициев германий. След това се издълбава висока тясна перка и силициевият германий се гравира, за да остави окачен комплект силициеви нанолистове. Обикновено всички нанолистове се оформят като един транзистор. Но тук, горните два са свързани с фосфориран силиций с цел образуване на NMOS устройство, а долните с легиран с бор силициев германий, за да се получи PMOS.
Пълният интеграционен поток, разбира се, е по-сложен. Изследователите на Intel са работили усилено, за да го направят възможно най-опростен. Следващата стъпка е изпълнението. Това вероятно ще включва подобряване на PMOS устройствата, които в момента изостават от NMOS в способността им да управляват ток. Отговорът на този проблем е въвеждането на деформация в транзисторния канал. Идеята е да се изкриви решетката на силициевия кристал по такъв начин, че носителите на заряд да прелитат по-бързо. Intel въведе щам в своите устройства още през 2002 г.
По следите на успеха
Други изследователски организации също преследват подобни проекти. Те понякога се наричат допълващи FET или CFET. Белгийската изследователска организация Imec е пионер на концепцията CFET и съобщава за тяхното изграждане на IEEE VLSI Symposia през юни миналата година.
Компонентите на Imec обаче не са направени изцяло от нанолистови транзистори. Вместо това долният слой се състои от FinFET, а горният е един. Изследователи от Тайван съобщават за производството на CFET структура, имаща по един нанолист за PMOS и NMOS. За разлика от това, схемата на Intel е имала NNOS с два нанолиста върху PMOS с три, което е по-близо до това, което трябва да очакваме като краен продукт.
